ELECTRICAL ENGINEERING

IC Monolitik, Yaitu IC yang berdiri sendiri artinya dalam satu IC monolitik ini hanya menjalankan/mengatur satu blok rangkaian saja dan tidak tergabung dengan IC yang lain. Umumnya IC monolitik ini biasanya kebanyakan didapati pada radio dan televise.

b. clock

pembuat jam menentukan waktu transisi maksimum (waktu naik dan turun) untuk keluaran menanggapi dengan benar. Jika angka-angka yang ditentukan ini terlampaui, flip-flop mungkin merespons secara tidak menentu atau bahkan mungkin tidak menanggapi sama sekali. Parameter ini khusus keluarga logika dan tidak ditentukan untuk individu perangkat. Waktu transisi maksimum yang diizinkan untuk perangkat TTL jauh lebih kecil daripada untuk CMOS perangkat. Juga, dalam keluarga TTL yang luas, itu bervariasi dari satu subfamili ke subfamili lainnya

c. nand

tabel kebenaran

Perhatikan pada tabel kebenaran untuk gerbang NAND dibuat dengan membalikkan keluaran Gerbang AND. Gerbang NAND biasanya digunakan pada indistri dan digunakan secara luas dalam semua peralatan digital. Yang harus kalian pahami atau ketahui adalah gerbang NAND memilki keluaran RENDAH (logik 0) bila semua masukan TINGGI (logik 1). Kolom keluaran pada baris 4 dalam tabel kebenaran NAND menghasilkan suatu keluaran 0 sedangkan semua baris lain menghasilkan keluaran 1.

d. logicstate

state logika. Logika pengertian, benar atau salah, dari sinyal biner yang diberikan Sinyal biner adalah sinyal digital yang hanya memiliki dua nilai valid. Secara fisik pengertian logis dari sinyal biner ditentukan oleh level tegangan atau nilai arus sinyal, dan ini pada gilirannya ditentukan oleh teknologi perangkat. Dalam sirkuit TTL, misalnya, keadaan sebenarnya diwakili oleh logika 1, kira-kira sama dengan +5 volt pada saluran sinyal; Logika 0 kira-kira 0 volt. Level tegangan antara 0 dan +5 volt dianggap tidak terdefinisi.

e. logicprobe

untuk menampilkan hasil keluaran logika 1 atau 0

3. Ringkasan Materi [KEMBALI]

Parameter waktu tertentu akan dicantumkan dalam lembar spesifikasi flip-flop. Beberapa di antaranya parameter, seperti yang akan kita lihat di paragraf berikut, khusus untuk keluarga logika yang flip-flop miliki. Ada beberapa parameter yang memiliki nilai berbeda untuk flip-flop yang dimiliki terhadap keluarga logika luas yang sama. Oleh karena itu, penting untuk mempertimbangkan parameter waktu ini sebelum menggunakan flip-flop tertentu dalam aplikasi tertentu. Beberapa yang penting adalah set-up and hold times, propagation delay, clock pulse HIGH and LOW times, asynchronous input active pulse width, clock transition time and maximum clock frequency

J-K Flip-Flop

J-K flip-flop berperilaku dengan cara yang sama seperti flip-flop R-S kecuali untuk salah satu entri dalam tabel fungsi. Dalam kasus flip-flop RS, kombinasi input S = R = 1 (dalam kasus flip-flop dengan input HIGH aktif) dan kombinasi input S = R = 0 (dalam kasus flip-flop dengan input RENDAH aktif) dilarang. Dalam kasus flip-flop J-K dengan input HIGH aktif, output dari flip-flop beralih, yaitu, ia pergi ke keadaan lain, untuk J = K = 1. Output beralih untuk J = K = 0 dalam kasus flip-flop yang memiliki input RENDAH aktif. Dengan demikian, flip-flop J-K mengatasi masalah kombinasi input terlarang dari flip-flop R-S. Gambar 10.26 (a) dan (b) masing-masing menunjukkan simbol rangkaian flip-flop J-K yang dipicu level dengan input HIGH dan active RENDAH aktif, bersama dengan tabel fungsinya. Gambar 10.27 menunjukkan realisasi flip-flop J-K dengan flip-flop R-S.

Tabel karakteristik untuk JK flip-flop dengan input HIGH J dan K yang aktif dan JK flip-flop dengan input L J dan K yang aktif ditunjukkan masing-masing dalam Gambar 10.28 (a) dan (b) Peta Karnaugh yang sesuai ditunjukkan pada Gambar 10.28 (c) untuk tabel karakteristik Gambar 10.28 (a) dan Gambar 10.28 (d) untuk tabel karakteristik Gambar 10.28 (b). Persamaan karakteristik untuk peta Karnaugh dari Gambar 10.28 (c) dan (d) masing-masing.

Data flip-flop merupakan pengemangan dari RS flip-flop, pada D flip-flop kondisi output terlarang (tidak tentu) tidak lagi terjadi. Data flip-flop sering juga disebut dengan istilah D-FF sehingga lebih mudah dalampenyebutannya. Data flip-flop merupakan dasar dari rangkaian utama sebuah memori penyimpan data digital. Input atau masukan pada RS flip-flop adalah 2 buah yaitu R (reset) dan S (set), kedua input tersebut dimodifikasi sehingga pada Data flip-flop menjadi 1 buah input saja yaitu input atau masukan D (data) saja. Model modifikasi RS flip-flopmenjadi D flip-flop adalah dengan penambahan gerbang NOT (Inverter) dari input S ke input R pada RS flip-flop seperti telihat pada gambar dasar D flip-flop berikut.

Gambar Rangkaian Dasar D Flip-Flop

D Flip-Flop,D latch,data flip-flop,teori d ff,eori data flip-flop,fungsi data flip-flop,dasar data flip flop,pengertian data flip flop

10.9.1 Set-Up and Hold Times

Set-up (pengaturan waktu) adalah periode waktu minimum untuk input sinkron (misalnya, R, S, J, K dan D ) dan input asinkron (misalnya, PRESET dan CLEAR) , harus stabil sebelum transisi jam aktif untuk keluaran flip-flop agar merespons dengan andal pada transisi jam. Biasanya begitu dilambangkan dengan ts (min) dan biasanya ditentukan secara terpisah untuk input sinkron dan asinkron. Sebagai sebuah contoh, jika dalam J-K flip-flop input J dan K masing-masing pergi ke '1' dan '0', dan jika flip-flop dipicu oleh edge negatif, waktu set-up akan seperti yang ditunjukkan pada Gambar (a). Waktu penyiapan dalam kasus 74ALS109A, yang merupakan flip-flop yang dipicu tepi positif J-K ganda milik keluarga logika Schottky TTL daya rendah , adalah 15 ns. Juga, file asynchronous input, seperti PRESET dan CLEAR, jika ada, harus tidak aktif sebelum transisi jam untuk periode waktu minimum tertentu jika output harus merespons sesuai input sinkron. Dalam kasus ini dari 74ALS109A, waktu pengaturan input asynchronous adalah 10 ns. Waktu penyetelan masukan asinkron untuk input PRESET dan CLEAR rendah aktif ditunjukkan pada Gambar (b), dengan asumsi edge-triggered positif flip-flop.

Waktu tunggu tH (menit) adalah periode waktu minimum untuk input sinkron (R, S, J, K, D harus tetap stabil dalam keadaan logika yang diinginkan setelah transisi jam aktif agar flip-flop merespons andal. Hal yang sama digambarkan pada Gambar 10.43 (a) jika status logika yang diinginkan untuk input J dan K adalah '1' dan '0' masing-masing dan flip-flop dipicu oleh sisi negatif. Waktu penahanan untuk flip-flop 74ALS109A ditentukan menjadi nol. Singkatnya, agar flip-flop merespons dengan benar dan andal pada jam aktif transisi, input sinkron harus stabil dalam status logika yang diinginkan dan asinkron masukan harus stabil dalam keadaan tidak aktifnya setidaknya untuk jangka waktu yang sama dengan minimum yang ditentukan waktu penyetelan sebelum transisi jam, dan input sinkron harus stabil untuk jangka waktu tertentu sama dengan setidaknya waktu tunggu minimum yang ditentukan setelah transisi jam.

10.9.2 Propagation Delay

Selalu ada waktu tunda, yang dikenal sebagai penundaan propagasi, dari waktu sinyal instan diterapkan pada waktu keluaran membuat perubahan yang diinginkan. Lembar data flip-flop biasanya menentukan penundaan propagasi baik untuk HIGH-to-LOW (tpHL) dan untuk LOW-to-HIGH (transisi keluaran tpLH).

Penundaan propagasi diukur antara 50% titik pada bentuk gelombang input dan output dan biasanya ditentukan untuk semua jenis masukan termasuk masukan sinkron dan asinkron. Penundaan propagasi untuk transisi output LOW-to-HIGH dan HIGH-to-LOW untuk flip-flop edge-triggered positif adalah ditunjukkan pada Gambar dibawah. Untuk flip-flop 74ALS109A, tpHL dan tpLH untuk input clock ke output masing-masing 18 dan 16 ns. Hal yang sama untuk input ke output asinkron untuk flip-flop ini adalah 15 dan 13 ns masing-masing.

10.9.3 Clock Pulse HIGH and LOW Times

detak jam TINGGI tW (H) dan detak jam waktu RENDAH, tW (L) masing-masing adalah minimum durasi waktu dimana sinyal clock harus tetap TINGGI dan RENDAH. Gagal memenuhi persyaratan ini dapat menyebabkan pemicuan yang tidak dapat diandalkan. Gambar dibawah menggambarkan parameter waktu ini. tW (H) dan tW (L) untuk 74ALS109A masing-masing adalah 4 dan 5,5 ns

10.9.4 Asynchronous Input Active Pulse Width

Ini adalah durasi waktu minimum di mana masukan asinkron (PRESET atau CLEAR) harus dijaga dalam keadaan aktif, biasanya RENDAH, agar keluaran merespons dengan benar. Ini adalah 4 ns dalam kasus flip-flop 74ALS109A. Gambar dibawaj menunjukkan parameter waktu ini.

10.9.5 Clock Transition Times

10.9.6 Maximum Clock Frequency

Ini adalah frekuensi tertinggi yang dapat diterapkan ke input jam. Jika angka ini terlampaui, di sana tidak ada jaminan bahwa perangkat akan bekerja dengan andal dan benar. Angka ini mungkin sedikit berbeda dari perangkat ke perangkat dengan nomor jenis yang sama. Pabrikan biasanya menentukan nilai aman. Jika nilai yang ditentukan ini tidak terlampaui, pabrikan menjamin bahwa perangkat akan memicu dengan andal. untuk 74ALS109A adalah 34 MHz .

4. Percobaan

4.1 Prosedur Percobaan [KEMBALI]

a. Membuka Aplikasi Proteus.

b. Persiapkan Komponen komponen yang dibutuhkan untuk rangkaian materi subbab 10.9

c. Setelah itu, rangkailah komponen tadi sesuai dengan rangkaian yang ada di buku.

d. Ubahlah spesifikasi komponen sesuai kebutuhan.

e. Apabila telah selesai maka rangkaian tadi dapat dijalankan

4.2 Rangkaian [KEMBALI]

A. Gambar Rangkaian

b. Prinsip Kerja

Clock
A
B
C
1
0
0
0
2
0
0
1
3
0
1
0
4
0
1
1
5
1
0
0
6
1
0
1
7
1
1
0
8
0
0
0

Berdasarkan bentuk timing diagram diatas, output Q dari flip-flop 1 menjadi clock dari flip-flop 2, sedangkan output Q dari flip-flop 2 menjadi clock dari flip-flop 3 dan seterusnya. Perubahan pada negatif edge di masing-masing clock flip-flop sebelumnya menyebabkan flip-flop sesudahnya berganti kondisi (toggle), sehingga input-input J dan K di masing-masing flip-flop diberi nilai “1” (sifat toggle dari JK flip-flop).

4.3 Video Rangkaian [KEMBALI]

5. Example [KEMBALI]

1. Apa yang akan terjadi Jika Clock Transition Times melebihi angka yang telah ditentukan ?
a. keluaran menanggapi dengan benar.
b. merespons secara tidak menentu atau bahkan mungkin tidak menanggapi sama sekali.
c. akan berkerja dengan benar dan tidak memiliki gangguan apapun

2. Apa itu Asynchronous Input Active Pulse Width ?
Jawab : durasi waktu minimum di mana masukan asinkron (PRESET atau CLEAR) harus dijaga dalam keadaan aktif, biasanya RENDAH, agar keluaran merespons dengan benar.

6. Problem [KEMBALI]

1. Apa yang akan terjadi ketika set up times tidak stabil ketika transisi jam aktif ?
jawab : yang terjadi adalah keluaran flip-flop tidak akan merespons dengan andal pada transisi jam. bahkan bisa hadi perangkat tidak akan bekerja

2.Bagaimana setup times flip-flop 74ALS109A agar berkeja dengan baik ?
jawab : Waktu set-up dalam kasus 74ALS109A, yang merupakan flip-flop yang dipicu tepi positif J-K ganda milik keluarga logika Schottky TTL daya rendah , adalah 15 ns. Juga, file asynchronous input, seperti PRESET dan CLEAR, jika ada, harus tidak aktif sebelum transisi jam untuk periode waktu minimum tertentu jika output harus merespons sesuai input sinkron. Dalam kasus ini dari 74ALS109A, waktu pengaturan input asynchronous adalah 10 ns. Waktu penyetelan masukan asinkron untuk input PRESET dan CLEAR rendah aktif , dengan asumsi edge-triggered positif flip-flop

7. Multiplate Choice [KEMBALI]

1. Maximum Clock Frequency adalah
a. frekuensi tertinggi yang dapat diterapkan ke output jam
b. frekuensi terendah yang dapat diterapkan ke input jam
c. frekuensi tertinggi yang dapat diterapkan ke input jam

jawaban : C

2. Set-Up (Pengaturan Waktu) adalah
a. periode waktu minimum untuk input sinkron (misalnya, R, S, J, K dan D dan input asinkron (misalnya, PRESET dan CLEAR)
b. periode waktu maksimum untuk input sinkron (misalnya, R, S, J, K dan D dan input asinkron (misalnya, PRESET dan CLEAR)
c. frekuensi minimum untuk input sinkron (misalnya, R, S, J, K dan D dan input asinkron (misalnya, PRESET dan CLEAR)

Jawaban : A

8. Link Download [KEMBALI]

a. Link File Rangkaian klik disini

b. Link Video Simulasi klik disini

c. Link Materi klik disini

d. Link Html klik disini

e. Datasheet

nand klik disini

7441 klik disini

ELECTRICAL ENGINEERING

dropdown

Tidak ada komentar:

Posting Komentar