[menuju akhir]
Laporan Akhir 3 (Percobaan 4)







2. Alat dan Bahan [kembali]

    J-K Flip-Flop 74LS112

    D Flip-Flop 74LS74

    Switch DIPSW_7

    LED Biru

    Power

    Ground


       
3. Rangkaian Simulasi [kembali]






  
4. Prinsip Kerja Rangkaian [kembali]
      Rangkaian berikut terdiri atas rangakian J-K flip-flop dan D flip-flop. Rangkaian J-K flip-flop adalah JK Flip Flop merupakan rangkaian dasar untuk menyusun sebuah pencacah. Pada JK Flip Flop mempunyai masukan / inputan yaitu J dan K yang dipicu oleh suatu Clock (ck) positif dan negatif. Sedangkan D flip-flop sendiri adalah  salah satu rangkaian flip-flop yang populer dan banyak dipakai dalam rangkaian dasar memori. Karena fungsi D flip-flop yang real dapat menyimpan data 1 bit untuk sementara waktu. Waktu ini lah sering disebut dengan delay flip-flop atau D-Latch.
    
    Cara kerja J-K flip-flop dan D flip-flop berbeda. Pada J-K flip-flop dengan pin Set dan Reset aktif low, ketika Input pada pin Set berlogika "1" dan pada pin Reset berlogika "0", maka output Q dan Q Not-nya akan berlogika "0" dan "1". Kondisi ini disebut dengan mode operasi Reset. Sebaliknya, saat pin Set berlogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Set. Sedangkan, apabila kedua input Set dan Reset berlogika "0", maka disebut juga dengan mode terlarang dimana kedua outputnya berlogika "1". Ketiga kondisi tersebut akan mengabaikan input J, K, dan clock.


Apabila kedua input Set dan Reset berogika "1", ketika input J dan K diubah-ubah menjadi "0" dan "1" atau "1" dan "0", dan atau "0" dan "0", input clock akan diabaikan. Tapi, apabila seluruh input berlogika "1", maka akan terjadi kondisi toggle pada output Q dan Q Not. Kondisi ini dipengaruhi oleh denyutan pada clock, yaitu tiap clock dalam keadaan fall (logika "1" ke logika "0") akan terjadi toggle.

Semetara itu pada komponen D flip-flop, ketika pin Set berogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Reset. Sebaliknya, saat pin Set berlogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Set. Sedangkan, apabila kedua input Set dan Reset berlogika "0", maka disebut juga dengan mode terlarang dimana kedua outputnya berlogika "1". Ketiga kondisi tersebut akan mengabaikan input D dan clock.

Apabila kedua input Set dan Reset berogika "1", ketika input D diubah menjadi berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Ketika input D berlogika "0", maka akan menjadi sebaliknya. Kedua kondisi ini akan mengabaikan input clock saat clock dalam keadaan Rise. Apabila input clock dalam keadaan Fall, input D akan diabaikan dan output Q dan Q Not-nya akan tetap seperti keadaan sebelumnya.



5. Video Pratikum [kembali].





6. Analisa [kembali]
1.  Jelaskan kapan kondisi Toggle, no change, dan terlarang
     a.       Toggle

Toggle berarti beralih, dimana kondisi output Q dan Q not berlogika 1 dan 0 secara bergantian, pada saat clock dalam kondisi rise, yaitu clock berubah dari logika 1 ke logika 0 untuk clock aktif tinggi, serta input T berlogika 1. Kondisi toggle ini dapat dilihat dari LED yang menyala secara bergantian. Togel dapat di artikan sebagai output yang berubah terhadap input yang bergerak dari 1 ke 0, bila tidak ada tanda seperti itu maka dapat di artikan output berubah terhadap input bergerak dari 0 ke 1.

    b.      No change           
             No change atau tetap pada nilai terakhirnya. Kondisi no change akan terjadi pada saat CK pada D Flip Flop tidak                 aktif.

    c. Kondisi Terlarang
        keadaan terlarang dalam arti bahwa keadaan tersebut memungkinkan kedua keluaran menjadi 1 atau tinggi


7. Link Download [kembali]
    Video                         di sini
    Ragkaian simulasi     di sini
    HTML                       di sini






Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)